导读 大家好,今天农农来为大家解答以上问题。verilog中的reg和wire,verilog中reg是什么意思很多人还不知道,现在让我们一起来看看吧!1、veril
大家好,今天农农来为大家解答以上问题。verilog中的reg和wire,verilog中reg是什么意思很多人还不知道,现在让我们一起来看看吧!
1、verilog变量中用的最多的就是reg,其次是wire。
2、 基于时序逻辑的时候就用reg,组合逻辑一般用wire。
3、 always中只能用reg,才能对其赋值。
本文到此结束,希望对大家有所帮助。